<?xml version="1.0" encoding="UTF-8" ?>
<rss version="2.0">
    <channel>
      <title>Reti logiche</title>
      <link>https://andrea-bonari.github.io/reti-logiche</link>
      <description>Ultime 10 note on Reti logiche</description>
      <generator>Quartz -- quartz.jzhao.xyz</generator>
      <item>
    <title>Aritmetica binaria</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Aritmetica/Aritmetica-binaria</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Aritmetica/Aritmetica-binaria</guid>
    <description><![CDATA[  Note È possibile rappresentare un numero in codifica binaria. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Numeri a virgola mobile</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Aritmetica/Numeri-a-virgola-mobile</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Aritmetica/Numeri-a-virgola-mobile</guid>
    <description><![CDATA[  Note Per spostarci dall’insieme \mathbb{Z} all’insieme \mathbb{Q}, esistono diverse rappresentazione. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Introduzione al corso</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Introduzione-al-corso</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Introduzione-al-corso</guid>
    <description><![CDATA[ Obiettivi dell’insegnamento Lo scopo dell’insegnamento è fornire le basi della progettazione a livello logico delle reti combinatorie e delle reti sequenziali che costituiscono i componenti fondamentali dei sistemi digitali. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Algebra di Boole</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Algebra-di-Boole</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Algebra-di-Boole</guid>
    <description><![CDATA[  Note L’algebra di Boole è un sistema algebrico identificato dalla quintupla: (B,+,*,O,I) Dove B è l’insieme di specificazione, + e * sono operatori binari, e O,I\in B sono elementi speciali. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Circuiti sequenziali</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Circuiti-sequenziali</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Circuiti-sequenziali</guid>
    <description><![CDATA[  Note In un circuito sequenziale le uscite dipendono dalla condizione iniziale del circuito e dalla sequenza di ingressi, applicata in un arco temporale, e quindi simulando una memoria degli eventi passati. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>FSM non completamente specificate</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/FSM-non-completamente-specificate</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/FSM-non-completamente-specificate</guid>
    <description><![CDATA[  Note Le FSM non completamente specificate sono macchine in cui per alcune configurazioni degli ingressi e stati correnti non sono specificati gli stati futuri e/o le configurazioni d’uscita. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Registri</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Registri</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Registri</guid>
    <description><![CDATA[  Note Un registro è un elemento di memoria in grado di conservare un insieme parola, detta parola. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Sintesi sequenziale sincrona</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Sintesi-sequenziale-sincrona</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Circuiti-sequenziali/Sintesi-sequenziale-sincrona</guid>
    <description><![CDATA[  Note I metodi di sintesi di reti sequenziali sono in costante evoluzione. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Logiche programmabili</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Logiche-programmabili</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Logiche-programmabili</guid>
    <description><![CDATA[  Note Le logiche programmabili sono dispositivi hardware che mettono a disposizione componenti logici e linee di connessioni. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item><item>
    <title>Segnali binari</title>
    <link>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Segnali-binari</link>
    <guid>https://andrea-bonari.github.io/reti-logiche/Reti-logiche/Segnali-binari</guid>
    <description><![CDATA[  Note I sistemi digitali binari sono ottimi per diversi motivi, tra cui la facilità realizzativa e l’ottima immunità ai disturbi. ]]></description>
    <pubDate>Thu, 16 Apr 2026 12:55:49 GMT</pubDate>
  </item>
    </channel>
  </rss>